El discurso de apertura de Intel en la Conferencia Internacional de Supercomputación vino con una nueva hoja de ruta a medida que trabaja hacia su ambicioso objetivo de ofrecer un rendimiento de clase Zettascale para 2027. Como puede ver en la hoja de ruta de Super Compute Silicon de Intel anterior, los anuncios de hoy incluyen los primeros detalles de Intel Rialto GPU Bridge, la próxima generación de sus GPU Ponte Vecchio aún por lanzar. Rialto Bridge contará con hasta 160 núcleos fabricados en un nodo de proceso más nuevo, viene con una arquitectura obviamente muy reelaborada, funciona hasta 800 W, ofrece hasta un 30 % más de rendimiento en las aplicaciones y comienza a probar a mediados de 2023.
Además, Intel ha compartido más detalles sobre Falcon Shores XPU, un chip que contará con una cantidad variable de mosaicos de cómputo con núcleos x86, núcleos de GPU y memoria en una cantidad vertiginosa de configuraciones posibles cuando llegue al mercado en el horizonte de 2024. .
Ahora también tenemos las primeras referencias de los chips de servidor Sapphire Rapids equipados con HBM de Intel que están llegando al mercado para competir con los procesadores Milan-X de AMD. Intel afirma que estos chips ofrecen hasta tres veces el rendimiento de sus predecesores Ice Lake Xeon.
Alcanzar el objetivo Zettascale de Intel requerirá una serie de avances, muchos de los cuales son revolucionarios, y hoy la empresa compartió algunos de sus objetivos a corto plazo mientras esbozaba el plan más amplio a largo plazo. Vamos a sumergirnos en los anuncios.
Administrador de GPU y XPU Intel Rialto Bridge
Intel se apega a nombrar sus GPU de clase empresarial después de los puentes italianos, con el Ponte Vecchio de generación actual seguido por Rialto Bridge, la GPU de próxima generación de Intel que llegará al mercado en 2023. Intel ha filtrado que este chip contará con a 160 núcleos Xe, un aumento sustancial sobre los 128 núcleos encontrados en el Ponte Vecchio.
Como podemos ver, mientras que el diseño del Ponte Vecchio constaba de 16 mosaicos de cómputo en total dispuestos en dos bancos que recorren el centro del chip, con ocho núcleos por mosaico, mientras que el puente de Rialto tiene solo ocho mosaicos más largos con (presumiblemente) 20 Xe núcleos cada uno, lo que significa un cambio de diseño significativo. También vemos que se han eliminado los mosaicos de Rambo Cache, aunque todavía hay ocho mosaicos de HBM de un sabor desconocido que flanquean los núcleos, mientras que dos mosaicos de Xe Link se colocan en las esquinas opuestas de la plataforma de chips. (Nota: espere algunas imágenes de comparación que agregaremos en breve).
El puente de Rialto viene con un nuevo nodo de proceso no especificado y mejoras arquitectónicas, similares a un "tick", que brindan hasta un 30 % de mejora en el rendimiento de la aplicación con respecto al Ponte Vecchio. Intel aún tiene que proporcionar referencias para respaldar estas afirmaciones.
El Puente de Rialto también tendrá un mayor consumo de energía pico de hasta 800 W, un aumento del pico de 600 W del Ponte Vecchio, y estará disponible en el factor de forma OAM. Intel anuncia que adoptará la especificación OAM 2.0, aunque también seguirá ofreciendo sus GPU en otros factores de forma. La compañía pronto lanzará su XPU Manager, un software de código abierto para monitorear y administrar las GPU en su centro de datos que se puede usar tanto de forma local como remota.
De lo contrario, Intel solo comparte detalles confusos sobre esta nueva GPU, utilizando afirmaciones como "más FLOP", "mayor ancho de banda de E/S" y "Más GT/s" que no nos dan una vista previa del nuevo diseño. La empresa incluyó una lista de IDM 2.0 en la diapositiva, lo que indica que seguirá utilizando socios de fundición para algunas de las baldosas. Sin embargo, seguramente aprenderemos más pronto: Intel dice que el puente Rialto llegará en 2023.
Procesador Intel Falcon Shores
Falcon Shores XPU de Intel representa la continuación del arco de diseño de arquitectura heterogénea de la empresa con el objetivo final de ofrecer 5 veces el rendimiento por vatio, 5 veces la densidad informática en un socket x86 y 5 veces la capacidad de memoria y el ancho de banda de los chips de servidor existentes.
Este diseño de chip desagregado tendrá mosaicos separados de núcleos de cómputo x86 y núcleos de GPU, pero estos mosaicos se pueden usar para crear cualquier combinación de los dos aditivos, como un modelo de CPU completo, un modelo de GPU completo o una proporción mixta de dos. Intel no dio más detalles, pero también es posible esperar que los mosaicos base x86 tengan su propia combinación de núcleos de rendimiento (núcleos P) y núcleos de eficiencia (núcleos E), o podríamos ver grupos de núcleos P y E. desplegados como mosaicos completos. Intel señala que estos mosaicos se fabricarán en un nodo de proceso de la era Angstrom no especificado, aunque el 20A de Intel parece funcionar bien para los mosaicos que podría fabricar él mismo.
Intel también ofrecerá mosaicos más pequeños para diferentes sabores de memoria HBM y complementos de red. La proporción flexible de CPU, GPU, memoria y funcionalidad de red permitirá a Intel ajustar rápidamente sus SKU de Falcon Shores al final del proceso de diseño para cargas de trabajo específicas o emergentes, una consideración importante debido a la rápida evolución del panorama en el espacio AI/ML. Intel no ha dicho si permitirá o no que los clientes mezclen y combinen para crear su propia combinación preferida de mosaicos, pero eso encajaría bien con el enfoque de Intel Foundry Services (IFS) de la compañía, que hará que fabrique chips para otras compañías. .
La segunda diapositiva del álbum anterior muestra varias combinaciones de un diseño de cuatro mosaicos que viene con núcleos de cómputo x86 y núcleos de GPU Xe, junto con cuatro mosaicos más pequeños que presumiblemente contienen chips de memoria y de red.
Naturalmente, este diseño permitirá a Intel aprovechar su modelo IDM 2.0, produciendo así algunos de sus propios mosaicos para ciertas funciones, mientras contrata con fabricantes de terceros y proveedores de IP para ciertos mosaicos de una manera mixta que podría eludir cualquier fabricación potencial. problema con su propia tecnología de nodo de proceso de clase Angstrom o la de sus proveedores. Intel aprovechará los paquetes avanzados de próxima generación para proporcionar un ancho de banda "extremo" entre mosaicos que se fusionarán en una sola unidad cohesiva. No está claro si estos chips tendrán un intercalador (¿activo?) debajo, como vemos con los chips Foveros apilados en 3D, o qué versiones de la amplia paleta de tecnologías de interconexión de Intel usará para conectar los mosaicos.
Hablando de eso, Falcon Shores tendrá un modelo de programación simplificado que, según Intel, creará una experiencia de programación "similar a una CPU", presumiblemente basada en la cartera OneAPI de la compañía. Intel espera que este producto llegue al mercado en 2024.
Puntos de referencia Intel Sapphire Rapids HBM
Intel ha compartido puntos de referencia para sus procesadores Sapphire Rapids equipados con HBM2, que sabemos que vienen con hasta 64 GB de memoria HBM2e para mejorar el rendimiento en cargas de trabajo de rendimiento con memoria limitada. Al igual que con todos los puntos de referencia proporcionados por los proveedores, tómelos con mucha sal. Hemos incluido las notas de prueba al final del álbum anterior.
Intel reclama un aumento de rendimiento > 2X sobre su propio chip Ice Lake Xeon en WRF, un modelo de referencia de pronóstico del tiempo que Nvidia usó recientemente para promocionar sus ganancias de CPU Grace sobre Intel. Otros aspectos destacados incluyen una mejora reclamada de >3X en el índice de referencia de energía YASK, una mejora de 2X en openFOAM y una mejora de >3X en CloverLeaf. Intel también reclama una aceleración de 2X en el software Fluent de Ansys y una mejora de 2X en ParSeNet.
Bloques de creación Intel Zettascale
La búsqueda de Intel para la transición de la era Exascale a la era Zettascale está llena de desafíos dado el ambicioso objetivo de la compañía para 2027, especialmente porque la compañía aún no ha lanzado su propia supercomputadora de clase exascale. Pasar a Zettascale requerirá un aumento de 1000 veces en el rendimiento y requerirá nuevas tecnologías de proceso, arquitecturas, memorias, tecnología de empaquetado, sin mencionar la tecnología de red para unirlo todo.
Intel describió algunos de los avances que dice que son necesarios para alcanzar este próximo nivel de computación, siendo la especificación Universal Chiplet Interconnect Express (UCIe) la principal de ellas. UCIe tiene como objetivo estandarizar las interconexiones de matriz a matriz entre chips con un diseño de código abierto, reduciendo costos y fomentando un ecosistema más amplio de chips validados. En última instancia, el estándar UCIe pretende ser tan ubicuo y universal como otros estándares de conectividad, como USB, PCIe y NVMe, al tiempo que proporciona métricas de rendimiento y potencia excepcionales para las conexiones de chiplet.
Intel también planea expandir su tecnología de voltaje ultrabajo, pionera en sus ASIC Blockscale de minería de Bitcoin, que ofrece una reducción del 50% en el voltaje de carga del reloj. Intel también está considerando integrar interconexiones ópticas en el paquete, siendo Xe Link una interfaz que, en teoría, podría girar a interconexiones ópticas para mejorar el ancho de banda, la densidad del ancho de banda y reducir el consumo de energía. Todos estos factores, y más, serán necesarios para que Intel logre su objetivo de ofrecer potencia informática Zettascale para 2027.
El discurso de apertura de Intel está en marcha... actualizaciones por venir.
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